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Definizione di segnale logico

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Definizione di segnale logico


Riferendoci a circuiti logici che lavorano fondamentalmente in 2 stati, cerchiamo di capire in che modo si definisce l'1 logico e lo 0 logico, ossia il vero ed il falso.

La grandezza che normalmente si utilizza per individuare uno stato logico, dal punto di vista esterno del componente, è un livello (o una fascia di livelli) di tensione.

Quasi tutti i sistemi logici hanno una sola alimentazione che normalmente è positiva ( 2.1).













L'unica eccezione è la famiglia logica ECL che ha un'alimentazione a -5,3 V; questo logica è però utilizzata per circuiti analogici. Più precisamente, la logica ECL è non saturata, mentre la logica che vedremo noi è saturata.

2.1.1. Assegnazioni logiche, logica positiva e negativa


Se si associa all'1 logico la tensione di alimentazione (Val) e allo 0 logico la tensione di riferimento (DGND), allora si parla di LOGICA POSITIVA; in caso contrario si parla di LOGICA NEGATIVA. Noi, salvo avviso contrario, lavoreremo sempre in logica positiva. Nota: per evitare ambiguità, sui data sheet non compaiono 1 logico e 0 logico, ma H (High) e L (Low), in riferimento al livello di tensione.













fascia dell'1 logico


LOGICA POSITIVA



fascia dello 0 logico















fascia dello 0 logico


LOGICA NEGATIVA



fascia dell'1 logico



ATTENZIONE: non bisogna confondere i termini logica positiva e logica negativa con i termini segnale attivo basso e segnale attivo alto; infatti quando un segnale è attivo basso significa che la funzione che questo svolge viene eseguita se sulla linea esiste uno 0 logico:

In . 2.4 è rafurato un esempio di segnale attivo basso.

Tipicamente i segnali più importanti sono attivi bassi (Interrupt request, Bus request, Reset, ..).

 

 







I valori tipici della tensione di alimentazione Val sono i seguenti:


5 V nella stragrande maggioranza dei casi (TTL e CMOS)

15 V tipico dei CMOS della serie 4000 (unici omologati spazio)

3,3 V tensione nuova (1992); logica CMOS a basso livello ditensione (Low Voltage CMOS) per ridurre la potenza.

2.1.2. Definizione delle fasce e dei margini dell'uno e dello zero logico


Oltre ai valori di alimentazione è importante definire le fasce dell'1 e dello 0 logico, in ingresso e in uscita, al fine di permettere la compatibilità (per la tensione) tra i componenti che devono comunicare. In pratica il valore logico in uscita da un componente deve essere riconosciuto dal componente che si trova a valle.


Per esempio consideriamo un INVERTER (elemento in grado di fare la funzione NOT), rappresentato in 2.5.



2.5

 

A

 

A

 






Ora mettiamo in cascata 2 inverter alimentandoli con una tensione Ve ed andiamo a misurare la tensione in uscita dal primo inverter, cioé Vu ( 2.6).























= Valore della tensione di uscita quando in ingresso c'è uno 0 logico

= Valore della tensione di uscita quando in ingresso c'è un 1 logico

= Valore massimo della tensione di entrata per cui l'inverter riconosce uno 0 logico

= Valore minimo della tensione di entrata per cui l'inverter riconosce riconosce un 1 logico


In questo modo si individuano due fasce di riconoscimento:


0 < Vi < 

affinché l'inverter riconosca uno 0 logico, la tensione in ingresso deve essere minore di


Vi >

affinché l'inverter riconosca un 1 logico, la tensione in ingresso deve essere maggiore di


Inoltre, affinché i due inverter possano comunicare, occorre rispettare le seguenti condizioni:


>

la tensione in uscita dal primo inverter corrispondente all'1 logico deve essere maggiore della sogli di riconoscimento dell'1 logico da parte del secondo inverter

la tensione in uscita dal primo inverter corrispondente allo 0 logico deve essere minore della soglia di riconoscimento dello 0 logico da parte del secondo inverter


Non tutti i componenti avranno gli stessi identici valori di ,  , e , quindi le condizioni sopra scritte vanno migliorate in questo modo:


MIN > MAX

MIN > MAX




Si definiscono:


- : margine dell'1


- : margine dello 0



























Per esempio, per la famiglia TTL, abbiamo questi valori:


Le condizioni che abbiamo visto per la compatibilità delle tensioni NON SONO SUFFICIENTI. Per esempio, le famiglie TTL e CMOS sono compatibili dal punto di vista della tensione, ma questo non significa che si possano utilizzare insieme in un circuito senza badare alle correnti in gioco; così facendo il circuito non funzionerebbe. Occorre infatti considerare anche le correnti che i componenti sono in grado di assorbire e di erogare.

 
margine dello 0

400 mV

margine dell'1

400 mV

0,4 V

0,8 V

2,4 V

2 V

Consideriamo di nuovo due inverter in cascata ( 2.5), e vediamo le definizioni e le condizioni da rispettare relative alle correnti.

Seguendo la convenzione dei bipoli, consideriamo positive le correnti entranti negli inverter, IOL e IIH , e negative le correnti uscenti, IOH e IIL .


 


ATTENZIONE: a prima vista si potrebbe subito dire che , IOH = IIH e , IOL = IIL , ma non è così, perché la definizioni di queste correnti sono diverse.

IOH  : è la corrente che il componente è in grado di erogare rispettando il margine dell'1 logico.

IOL : è la corrente che il componente è in grado di assorbire rispettando il margine dello 0 logico.

IIH : è la corrente che il componente richiede quando ha in ingresso un 1 logico.

IIL : è la corrente che il componente fornisce quando ha in ingresso uno 0 logico.


Devono essere rispettate le seguenti condizioni:


| IOH | > | IIH |   

in questo modo il componente a monte è in grado di pilotare il componente a valle

| IOL | > | IIL |


E' possibile calcolare quanti componenti a valle è in  grado di pilotare il componente a monte:


FAN OUT = min


NOTA BENE: calcolare il fan out in questo modo ha senso solo in un sistema con componenti della stessa famiglia (e che quindi hanno gli stessi valori di corrente). Altrimenti occorre vedere caso per caso quali componenti collego tra loro e di che quantità di corrente hanno bisogno.





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